verilog能打印出parameter参数么

在Verilog中，参数（parameter）是在编译时解析并用于配置模块的常量。它们不会在运行时改变，因此无法直接“打印”参数的值。但是，你可以使用`$display`或`$write`系统函数来在仿真期间显示参数的值。以下是一个示例：

module Example #(parameter DATA_WIDTH = 8);
  initial begin
    $display("Parameter value: %d", DATA_WIDTH);
  end
endmodule

在上面的例子中，我们定义了一个带有参数`DATA_WIDTH`的模块`Example`。在初始化块中，我们使用`$display`系统函数来显示参数的值。当你运行仿真时，你将看到类似于`Parameter value: 8`的输出。

请注意，参数的值是在编译时确定的，因此无法在运行时更改或打印出来。它们用于配置模块，在编译时决定模块的行为。