verilog中parameter如何直接定义数组

在Verilog中，parameter是用来定义常量的关键字。要直接定义一个数组，可以使用parameter和数组索引的方式来实现。

下面是一个示例代码，展示了如何直接定义一个数组参数：

module Example;
  parameter int ARRAY_SIZE = 4;
  parameter [7:0] ARRAY[0:ARRAY_SIZE-1] = '{8'h01, 8'h02, 8'h03, 8'h04};
  
  initial begin
    for (int i = 0; i < ARRAY_SIZE; i = i + 1) begin
      $display("ARRAY[%0d] = %h", i, ARRAY[i]);
    end
  end
endmodule

在上面的代码中，我们定义了一个名为ARRAY的参数，它是一个8位宽的数组，大小为ARRAY_SIZE。在初始化时，我们使用花括号'{...}来初始化数组的值。

在initial块中，我们使用for循环遍历数组，并使用$display打印出每个数组元素的值。