verilog数组能用参数parameter类型的数据定义吗

在Verilog中，参数`parameter`是用于定义常量的，它们在编译时就已经确定，不能被实例化的模块修改。而数组定义时通常需要指定数组的大小，这通常是一个在编译时就能确定的值，因此可以使用参数`parameter`来定义数组的大小。

例如，定义一个固定大小的数组可以这样：

module array_example #(
    parameter WIDTH = 8, // 定义一个参数，表示数组宽度
    parameter DEPTH = 16 // 定义一个参数，表示数组深度
)(
    input clk,
    input [WIDTH-1:0] data_in,
    output [WIDTH-1:0] data_out
);
    reg [WIDTH-1:0] array[DEPTH-1:0]; // 使用参数定义数组大小

    // ... 模块的其他部分 ...
endmodule

在这个例子中，`WIDTH`和`DEPTH`是参数，它们在编译时就确定了，`array`的大小由这两个参数决定。

但是，需要注意的是，参数`parameter`本身不能作为数组类型。它们只能定义数组的维度大小，而数组的类型需要明确指出，如上例中的`reg [WIDTH-1:0]`。