verilog 参数 数组

在 Verilog 中，可以使用参数定义常量，也可以使用数组定义一组常量。

对于参数数组，可以使用下面的语法：

parameter [n-1 : 0] array_name [m-1 : 0];

其中，`n` 表示每个数组元素的位宽，`m` 表示数组的长度。

例如，定义一个位宽为 8 位，长度为 4 的参数数组：

parameter [7:0] my_array [3:0];

可以使用以下方式初始化数组：

parameter [7:0] my_array [3:0] = '{8'h11, 8'h22, 8'h33, 8'h44};

或者使用以下方式初始化数组的部分元素：

parameter [7:0] my_array [3:0];
initial begin
    my_array[0] = 8'h11;
    my_array[2] = 8'h33;
end

使用时，可以通过下标访问数组元素：

reg [7:0] data = my_array[2];

注意，参数数组在模块实例化时不能使用下标访问，因为参数在编译时就确定了，而模块实例化是在运行时进行的。如果需要在模块中使用参数数组，可以将其作为常量传递给模块。