设计一个32位的寄存器DR verilog代码及其测试文件

下面是一个32位寄存器DR的Verilog代码和测试文件的示例：

### Verilog代码

module register_DR(input clk, input reset, input [31:0] data_in, output reg [31:0] data_out);

    always @(posedge clk or posedge reset)
    begin
        if (reset)
            data_out <= 32'b0;
        else
            data_out <= data_in;
    end

endmodule

### 测试文件

`timescale 1ns/1ns

module register_DR_tb;

    // Inputs
    reg clk;
    reg reset;
    reg [31:0] data_in;

    // Outputs
    wire [31:0] data_out;

    // Instantiate the Unit Under Test (UUT)
    register_DR uut (
        .clk(clk),
        .reset(reset),
        .data_in(data_in),
        .data_out(data_out)
    );

    initial begin
        // Initialize Inputs
        clk = 0;
        reset = 1;
        data_in = 32'h01234567;

        // Wait 10 ns for global reset to finish
        #10 reset = 0;

        // Test Case 1: Load data into the register
        data_in = 32'h89ABCDEF;
        #10 $display("Test Case 1: Load data into the register. data_out=%h", data_out);
        if (data_out !== 32'h01234567) $error("Test Case 1 failed");

        // Test Case 2: Reset the register
        reset = 1;
        #10 reset = 0;
        #10 $display("Test Case 2: Reset the register. data_out=%h", data_out);
        if (data_out !== 32'h00000000) $error("Test Case 2 failed");

        // Test Case 3: Load data into the register again
        data_in = 32'hFEDCBA98;
        #10 $display("Test Case 3: Load data into the register again. data_out=%h", data_out);
        if (data_out !== 32'h00000000) $error("Test Case 3 failed");
        #10 $display("Test Case 3: Load data into the register again. data_out=%h", data_out);
        if (data_out !== 32'hFEDCBA98) $error("Test Case 3 failed");

        $display("All test cases passed");
        $finish;
    end

    always #5 clk = ~clk;

endmodule

测试文件中，我们将 `register_DR` 模块实例化，并使用 `initial` 块来测试其功能。在测试期间，我们通过 `clk` 信号来模拟时钟信号，通过 `reset` 信号来模拟复位信号，通过 `data_in` 信号来模拟输入数据，通过 `data_out` 信号来读取输出数据。

在测试文件中，我们执行以下三个测试用例：

- Test Case 1：将数据加载到寄存器中，并检查输出是否正确。
- Test Case 2：将寄存器复位，并检查输出是否为零。
- Test Case 3：将数据加载到寄存器中，然后再次检查输出是否正确。

如果所有测试用例都通过，则会显示“所有测试用例已通过”消息，并且仿真会在 `$finish` 语句处终止。如果测试用例失败，则会显示相应的错误消息，并且仿真也会终止。

注意，这只是一个简单的示例代码和测试文件。根据您的具体要求，可能需要进行一些修改。