设计一个32位的寄存器DR，利用Verilog HDL完成建模设计。信号名称 功能说明 DataIn 32位数据输入信号 DataOut 32位数据输出信号 clk 时钟信号 WE 数据存入信号。当WE为1且在clk上升沿到来时，数据存入寄存器；当WE为0时，寄存器输出维持不变。

根据题目要求，可以使用以下的Verilog HDL代码完成32位寄存器的设计：

module Register32(
    input clk, WE,
    input [31:0] DataIn,
    output reg [31:0] DataOut
);

always @(posedge clk) begin
    if (WE) begin
        DataOut <= DataIn;
    end
end

endmodule

该代码定义了一个名为Register32的模块，包括4个输入输出信号。在该模块中，通过always块实现了在时钟上升沿到来时，将DataIn的数据存入DataOut寄存器的功能。当WE为0时，寄存器输出维持不变。

需要注意的是，这里使用了reg类型的寄存器，用于存储DataOut的值，以实现数据的存储和输出。