Non-constant loop condition not supported for while

这个错误通常出现在使用 Verilog 的 `while` 循环时，循环条件不是一个常量。在 Verilog 中，`while` 循环的循环条件必须是一个常量，否则编译器无法在编译时确定循环是否会结束。

例如，以下代码将导致该错误：

reg [3:0] count = 0;
while (count < 10) begin
    // do something
    count = count + 1;
end

在这个例子中，循环条件 `count < 10` 不是一个常量，因为 `count` 的值会在每次循环中改变。因此，编译器无法确定循环是否会结束，从而导致该错误。

要避免这个错误，可以使用 `for` 循环或 `repeat` 循环，因为它们的循环条件是一个常量。例如，以下代码是一个使用 `for` 循环的等价实现：

reg [3:0] count;
for (count = 0; count < 10; count = count + 1) begin
    // do something
end

如果需要使用 `while` 循环，循环条件必须是一个常量。例如，以下代码可以编译通过：

reg [3:0] count = 0;
while (count < 10'd10) begin
    // do something
    count = count + 1;
end

在这个例子中，循环条件 `count < 10'd10` 是一个常量，因为 `10'd10` 是一个常量。当 `count` 的值达到 10 时，循环将结束。