请设计一个分频程序，使得周期为100ns的时钟分频成10us的时钟信号，并且要求该信号波形具有80%的占空比，请完成相关的计数程序并写出波形。

设计一个分频程序，将100ns周期的时钟分频至10us（即1μs），需要使用锁相环路（Phase-Locked Loop, PLL）或者简单的计数器配合分频器来实现。考虑到占空比的要求，我们需要保持每个10us脉冲中有大约8μs的时间是有信号的，也就是80%的高电平时间。

首先，我们计算一下分频因子。原始频率是100ns（1GHz / 10），目标频率是10us（1MHz）。所以，分频因子是 \( \frac{10us}{100ns} = 100 \)。

对于这样的比例，我们可以采用一个16位（因为\( 2^{16}=65536 \)，大于100）的加法计数器来存储当前的相位。每当时钟输入到来时，计数器会加一。当计数器值达到100时，我们就认为完成了10us周期，并触发一个输出脉冲，然后清零计数器开始下一个周期。

由于要求80%的占空比，当计数器达到800（100 * 8）时，输出一次高电平，计数器继续加到999，然后再回到0，形成一个上升沿。之后每次到达100、200、...直到800都会输出低电平，直到再次达到800，开始下一轮的8us高电平周期。

至于波形的具体描述，这通常是通过数字电路模拟软件如Verilog、 VHDL 或者Python的Matplotlib库来绘制。然而，在文本形式上很难详细描绘，你可以使用这些工具生成示意图：

import matplotlib.pyplot as plt

# 假设time_axis是一个包含时钟周期的数组
time_axis = [i for i in range(1000)]  # 总共1000个周期假设足够长
output = [0] * len(time_axis)

for i, phase in enumerate(time_axis):
    if phase % 10 == 0 and (phase // 10) <= 80:  # 每10个周期检查一次，且小于等于80周期输出高电平
        output[i] = 1

plt.plot(time_axis, output)
plt.xlabel('Time (ns)')
plt.ylabel('Output')
plt.title('100ns to 10us Clock Signal with 80% Duty Cycle')
plt.show()