将100Mhz时钟分频为1hz时钟的verilog源设计代码和仿真代码

Verilog源代码：

module clk_divider (
    input clk, // 原始时钟信号
    output reg clk_out // 分频后的时钟信号
);

reg [26:0] count; // 27位计数器，用于计数分频后的时钟周期数

always @(posedge clk) begin
    if (count == 0) begin
        clk_out <= ~clk_out; // 分频后的时钟信号取反
        count <= 49999999; // 100Mhz时钟下计数器需要计满50000000个周期
    end else begin
        count <= count - 1;
    end
end

endmodule

仿真代码：

`timescale 1ns / 1ps // 定义时钟周期为1ns，精度为1ps

module clk_divider_tb;

reg clk;
wire clk_out;

clk_divider uut (.clk(clk), .clk_out(clk_out));

initial begin
    clk = 0;
    #10; // 延时10个时钟周期以观察波形
    repeat (20) begin
        #5; // 延时5个时钟周期
        clk = ~clk; // 原始时钟信号取反
    end
    #5;
    $finish;
end

endmodule

在仿真软件中运行仿真代码，便可得到时钟分频后的时钟信号波形。