verilog中，从100MHz时钟clk，得到100Hz、10Hz、4Hz、2Hz的频率的输出时钟clk_o，且频率由【1:0】freq_set选择，00选择100Hz，01选择10Hz，以此类推，代码该怎么写？为什么我写的代码仿真后clk_o总是x红线

在Verilog语言中，你可以使用`posedge`（上升沿触发）和`timescale`关键字以及一些条件分支结构来实现这个功能。首先，你需要设定时钟的基准周期，然后根据`freq_set`选择相应的分频系数。下面是一个基本的示例：

module freq_generator (
    input wire clk,          // 主时钟
    input [1:0] freq_set,     // 频率选择信号
    output reg clk_o           // 输出时钟
);

// 定义时钟周期
time unit_period = 1ns / 100e6;   // 100MHz的时钟周期

// 定义分频系数数组
integer divisors [2:0] = [100, 10, 4, 2];  // 分别对应100Hz, 10Hz, 4Hz, 2Hz

always @(posedge clk) begin
    case(freq_set)
        0'b00: clk_o <= clk;     // 保持原时钟频率，即100MHz
        0b01: clk_o <= clk posedge after unit_period * divisors[1];  // 10Hz
        0b10: clk_o <= clk posedge after unit_period * divisors[2];  // 4Hz
        0b11: clk_o <= clk posedge after unit_period * divisors[3];  // 2Hz
    endcase
end

endmodule