verilog中，从100MHz时钟，得到100Hz、10Hz、4Hz、2Hz的频率的输出时钟，且频率由【1:0】freq_set选择，代码该怎么写

在Verilog语言中，为了从100MHz的主时钟生成不同频率的分频输出，你可以使用乘法器（divider）配合移位寄存器（shift register）。这里是一个基本的示例，假设我们有一个8位的频率选择寄存器`freq_set`，它决定了频率的比例因子：

module freq_divider (
    input wire clk_main,       // 主时钟 (100MHz)
    input [7:0] freq_set,      // 频率选择(0b100表示100Hz, 0b010表示10Hz等)
    output reg [31:0] o_clk     // 输出时钟序列 (4Hz = 2^4 * 100MHz, 2Hz = 2^5 * 100MHz)
);

parameter FREQ_MUL = 10;   // 100MHz基础频率倍数

// 乘法器模块，用于将主时钟乘以选择的频率比例
always @(posedge clk_main) begin
    if (freq_set == 8'b0000)    // 100Hz (无分频)
        o_clk <= clk_main;
    else if (freq_set == 8'b0010)  // 10Hz
        o_clk <= clk_main / FREQ_MUL;
    else if (freq_set == 8'b0100)  // 4Hz (4次分频)
        o_clk <= clk_main / (FREQ_MUL**2);
    else if (freq_set == 8'b0110)  // 2Hz (8次分频)
        o_clk <= clk_main / (FREQ_MUL**3);
    else
        o_clk <= {o_clk[30:0], o_clk[31]};
end

// 如果freq_set超过8位，使用移位寄存器处理剩余位
reg [31:0] shift_register;

always @(posedge clk_main) begin
    if (freq_set > 8'b1111) begin
        shift_register <= {shift_register[30:0], o_clk};
        freq_set <= freq_set >> 1;
    end else
        shift_register <= o_clk;
end

// 输出实际的4Hz和2Hz频率
assign o_clk_4Hz = shift_register[FREQ_MUL*2];
assign o_clk_2Hz = shift_register[FREQ_MUL*4];

endmodule