verilog中，从100MHz时钟，得到100Hz、10Hz、4Hz、2Hz的频率的输出时钟，且频率由【1:0】freq_set选择，00选择100Hz，01选择10Hz，以此类推，代码该怎么写

在Verilog语言中，你可以通过组合逻辑（Combination Logic）结合计数器来实现这个需求。首先，你需要创建一个8位的二进制计数器，然后根据`freq_set`选择不同的分频比率。这里是一个基本的示例代码：

module freq_generator (
    input wire clk_in,      // 100MHz输入时钟
    input wire [1:0] freq_set,
    output wire [7:0] output_clk
);

// 定义一个8位的二进制计数器
reg [7:0] counter;

always @(posedge clk_in) begin
    if (freq_set == 2'b00) begin  // 100Hz
        if (counter == 99) begin  // 需要99周期才能达到100Hz
            counter <= 0;  // 当到达100时清零
        end else {
            counter <= counter + 1;
        }
    elsif (freq_set == 2'b01) begin  // 10Hz
        if (counter == 9) begin
            counter <= 0;
        end else {
            counter <= counter + 1;
        }
    // 添加其他频率设置的条件...
    end
end

assign output_clk = counter;  // 输出为计数值转换成时钟信号

endmodule

请注意，这只是一个简化版的示例，实际应用中可能需要考虑更复杂的同步更新机制和错误处理。对于每个频率选项，你需要确定适当的计数周期使得总的时钟周期除以该值等于目标频率。同时，你还需要确保所有的计数状态不会溢出，因为无限循环可能导致系统不稳定。