用verilog语言写一个用100MHz产生100Hz的分频器

好的，我可以帮您解答。以下是使用 Verilog 语言实现 100MHz 分频器的代码：

module clock_divider (
    input clk,
    output reg output_clk
);

reg [25:0] count = 0;

always @ (posedge clk) begin
    if (count == 1000000) begin
        count <= 0;
        output_clk <= ~output_clk;
    end else begin
        count <= count + 1;
    end
end

endmodule

在该模块中，输入时钟信号 `clk` 的频率为 100MHz，输出时钟信号 `output_clk` 的频率为 100Hz。我们使用了一个计数器 `count` 来记录时钟信号 `clk` 的上升沿的个数。每收到 1000000 个上升沿，即每隔 10ms，就将计数器 `count` 清零，并翻转输出时钟信号 `output_clk` 的电平。这样就实现了 100MHz 分频器的功能。

希望能够帮到您！