verilog实现频率设置，使输入100Mhz的时钟输出频率为100hz

要使用Verilog HDL实现从100MHz时钟输出到100Hz的分频，可以采用计数器与反馈的方法。这里给出一个简单的示例，通过减法计数器（如DFF或移位寄存器）来实现100倍的分频。请注意，实际应用可能需要考虑时序逻辑和适当的同步/异步模式[^1]。

module freq_divider (
    input wire clk_i,      // 输入100MHz时钟
    input wire reset_n,     // 清零信号
    output reg clk_o        // 输出100Hz时钟
);

parameter N = 10;   // 分频系数，这里是100

// DFF减法计数器
reg [N-1:0] counter;

always @(posedge clk_i or negedge reset_n) begin
    if (~reset_n) begin
        counter <= 0;         // 当reset_n为低电平时清零计数器
    else begin
        if (counter == N - 1) begin
            counter <= 0;         // 当计数值等于N-1时翻转
        else
            counter <= counter + 1; // 否则递增
        end
    end
end

assign clk_o = counter[N-1];  // 输出当计数达到N时，即100Hz

endmodule