用verilog写一个时钟产生模块，输出参考时钟是100Mhz,可以根据输入频率参数，输出对应频率的时钟，支持2.4Ghz,3.2Ghz,6.4Ghz，800Mhz等

好的，这是一个稍微更复杂一些的时钟产生模块的Verilog代码，它可以输出多种频率的时钟：

module clk_gen (
    input wire clk_in,
    input wire [1:0] freq_sel,
    output wire clk_out
);

localparam [2:0] FREQ_800M = 0;
localparam [2:0] FREQ_2_4G = 1; 
localparam [2:0] FREQ_3_2G = 2; 
localparam [2:0] FREQ_6_4G = 3; 

reg [31:0] cnt = 0;
reg [31:0] freq_div = 0;

always @(*) begin
    case (freq_sel)
        FREQ_800M: freq_div = 125;
        FREQ_2_4G: freq_div = 42;
        FREQ_3_2G: freq_div = 31;
        FREQ_6_4G: freq_div = 15;
        default: freq_div = 0;
    endcase
end

always @(posedge clk_in) begin
    if (freq_div != 0 && cnt == freq_div - 1) begin
        cnt <= 0;
        clk_out <= ~clk_out;
    end else begin
        cnt <= cnt + 1;
    end
end

endmodule

该模块有三个输入和输出：

- `clk_in`：输入参考时钟信号，假设为100MHz。
- `freq_sel`：输入时钟频率选择信号，用于指定输出时钟的频率。
- `clk_out`：输出时钟信号，其频率由 `freq_sel` 决定。

模块使用了一个 `case` 语句来根据 `freq_sel` 选择不同的分频系数。分频系数是通过计算参考时钟周期数来实现的，计数器达到分频系数时将输出时钟取反。因此，输出时钟的频率就是参考时钟频率除以分频系数。

你可以将这个代码复制到任何Verilog仿真器中进行仿真，或将其综合到FPGA中进行硬件实现。