用verilog写一段代码，系统时钟50MHZ，设计产生一个100MHZ的时钟

在Verilog语言中，如果你想要生成一个频率高于系统时钟的时钟信号，通常会通过分频器（Divider）或寄存器翻转（Register Feedback Loop）来实现。这里给出一个简单的寄存器反馈环路的例子，假设我们正在处理的是数字时钟，并且系统时钟是一个上升沿触发的计数器：

module clock_generator (
    input wire sys_clk,   // 系统时钟，50MHz
    output wire out_clk,  // 输出时钟，100MHz
    parameter sys_clk_freq = 50e6, // 系统时钟频率
    parameter out_clk_freq = 100e6 // 输出时钟频率
);

reg clk_divider;

always @(posedge sys_clk) begin
    if (clk_divider == 0) begin
        clk_divider <= 1; // 当divider清零时，计数开始
    end else begin
        clk_divider <= 0; // 否则，计数器减一
    end
end

assign out_clk = ~clk_divider; // 使用异步置零，因为out_clk需要比sys_clk快一倍

// 计算分频系数，假设是5，以便得到100MHz
integer divider_value = (sys_clk_freq / out_clk_freq - 1); // 或者直接设定divider_value = (sys_clk_freq / out_clk_freq)

initial begin
    clk_divider = divider_value; // 初始值设为divider计算结果
end

endmodule

注意：这个例子基于理想情况下的频率比例，实际应用中可能会涉及更复杂的频率计算和误差补偿。此外，对于高速时钟设计，可能还需要考虑布线延迟、时钟抖动等问题。