将100Mhz的时钟信号缩小为1hz的时钟信号的verilog源设计代码和仿真代码

以下是一个简单的Verilog代码示例，将100MHz时钟信号缩小为1Hz时钟信号：

module clk_divider (
  input clk, // 100MHz时钟信号输入
  output reg out // 1Hz时钟信号输出
);

reg [31:0] count = 0;

always @(posedge clk) begin
  count <= count + 1;
  if (count == 100000000) begin // 100MHz / (100MHz * 1s) = 1Hz
    count <= 0;
    out <= ~out; // 每秒钟反转一次输出信号
  end
end

endmodule

这个模块使用一个计数器来计算时钟周期的数量，并在计数器达到100000000（100MHz时钟信号的1秒）时反转输出信号。您可以使用仿真工具（如ModelSim）对此代码进行仿真，以验证其正确性。