verilog实现分频器100MHZ为1HZ测试代码

以下是一个简单的 Verilog 代码实现分频器将 100MHz 降低到 1Hz。

module clk_divider(
    input clk_in,
    output reg clk_out
    );
    
    reg [31:0] counter = 0;
    wire clk_1hz;

    assign clk_1hz = (counter == 50000000);

    always @(posedge clk_in)
    begin
        if (clk_1hz)
        begin
            counter <= 0;
            clk_out <= ~clk_out;
        end
        else
        begin
            counter <= counter + 1;
        end
    end
endmodule

在这个代码中，我们首先定义了一个输入时钟信号 `clk_in` 和一个输出时钟信号 `clk_out`。我们使用一个计数器 `counter` 来计算时钟周期数，并使用一个 `wire` 类型的信号 `clk_1hz` 来判断是否到达了 1Hz 的分频率。

`counter` 从 0 开始计数，每当计数器达到 50000000（即 100MHz 时钟下的 0.5 秒）时，`clk_1hz` 信号变为高电平，然后 `counter` 重新计数并且反转 `clk_out` 信号。

最后，我们使用一个时钟边沿触发的 `always` 块来实现时钟分频器。在 always 块中，我们检查 `clk_1hz` 信号是否为高电平。如果是，我们重新计数 `counter`，并且反转 `clk_out` 信号；否则，我们简单地将 `counter` 加 1。

注意：该代码未经过仿真测试，可能需要根据实际情况进行修改。