verilog实现分频器100MHZ为1HZ

以下是一个简单的 Verilog 代码示例，用于将100MHz时钟信号分频为1Hz输出信号：

module clk_divider(
  input clk, // 100MHz时钟信号
  output reg out // 1Hz输出信号
);

reg [26:0] count;

always @(posedge clk) begin
  count <= count + 1;
  if (count == 3906249) begin // 100e6 / 2^27 - 1
    count <= 0;
    out <= ~out;
  end
end

endmodule

这个分频器使用一个计数器来计算时钟周期数，并在计数器达到特定值时切换输出。要将100MHz分频为1Hz，我们需要每秒发送100,000,000/1 = 100,000,000个时钟周期。因此，计数器需要计数100,000,000/2^27-1 = 3.906249个时钟周期，然后切换输出。