verilog HDL实现一个分频器,输入的是系统提供的100MHz,输出为1Hz,占比50%

好的，下面是一个简单的Verilog HDL代码实现一个分频器，将100MHz的时钟信号分频为1Hz，占比50%：

module clk_divider (
    input clk_in,
    output reg clk_out
);

reg [26:0] cnt;

always @(posedge clk_in) begin
    if(cnt == 25000000) begin
        cnt <= 0;
        clk_out <= ~clk_out;
    end else begin
        cnt <= cnt + 1;
    end
end

endmodule

在这个代码中，我们定义了一个名为`clk_divider`的模块，它有一个输入端口`clk_in`和一个输出端口`clk_out`。`clk_in`是系统提供的100MHz时钟信号，`clk_out`是分频器的输出，输出1Hz的信号，并且占比为50%。

在模块内部，我们定义了一个计数器`cnt`，它的范围是0到26位。每当`clk_in`触发上升沿时，计数器`cnt`加1。当`cnt`等于25000000（即100MHz时钟信号经过2,500万个时钟周期后），计数器清零，并且`clk_out`的值取反，实现了1Hz的分频功能，占比为50%。

以上是一个简单的Verilog HDL代码实现分频器的例子，仅供参考。实际实现中需要根据具体的需求进行调整。