系统时钟为100MHz的方波,如果从系统时钟中分频出一个周期为10KHz 占空比为50%的波代码

好的，可以使用 Verilog HDL 描述一个基于计数器的分频器，将 100MHz 的系统时钟分频为一个周期为 10kHz，占空比为 50% 的方波信号。

module div_clk_10kHz(
    input clk,
    output reg clk_out
);

reg [18:0] count;

always @(posedge clk) begin
    if (count == 4999) begin
        count <= 0;
        clk_out <= ~clk_out;
    end else begin
        count <= count + 1;
    end
end

endmodule

这个模块接受一个 100MHz 的时钟信号 `clk`，并输出一个 10kHz 的方波信号 `clk_out`。具体实现是通过一个计数器 `count` 实现的，每当计数器达到 4999（100MHz / 10kHz / 2 - 1）时，就翻转输出的方波信号 `clk_out`。这里除以 2 是因为占空比需要为 50%。