编写一段将100MHz时钟分频为25MHz时钟的代码

下面是一个VHDL代码示例，将100MHz时钟分频为25MHz时钟：

library ieee;
use ieee.std_logic_1164.all;

entity clock_divider is
    port(
        clk_in : in std_logic;
        rst : in std_logic;
        clk_out : out std_logic
    );
end entity;

architecture behavior of clock_divider is
    signal counter : integer range 0 to 3 := 0; -- 100MHz/25MHz = 4
begin
    process(clk_in, rst)
    begin
        if rst = '1' then
            counter <= 0;
            clk_out <= '0';
        elsif rising_edge(clk_in) then
            if counter = 3 then -- 100MHz/4 = 25MHz
                counter <= 0;
                clk_out <= not clk_out;
            else
                counter <= counter + 1;
            end if;
        end if;
    end process;
end architecture;

在这个代码中，我们使用了一个计数器，每当计数器达到3时，就将输出时钟取反，从而将100MHz时钟分频为25MHz时钟。同时，我们也添加了一个复位信号，用于在需要时重新启动计数器。