写一段verilog代码将100mhz分频为25mhz

好的，下面是将100MHz时钟分频为25MHz的Verilog代码：

module clock_divider (
    input clk_in,
    output reg clk_out
);

reg [1:0] count;

always @(posedge clk_in) begin
    if (count == 2'b11) begin
        count <= 2'b00;
        clk_out <= ~clk_out;
    end else begin
        count <= count + 1;
    end
end

endmodule

在这个代码中，我们使用一个寄存器`count`来计数，每个时钟周期加1，当`count`等于3时，将`count`重置为0并翻转输出时钟`clk_out`，实现了将100MHz时钟分频为25MHz的功能。

需要注意的是，这个代码中使用的是同步时钟，因此需要保证输入时钟的稳定性和时序正确性。