module clk_div( input wire Clk , //system clock 100MHz input wire Rst_n , //reset ，low valid output wire clk_us // ); //Parameter Declarations parameter CNT_MAX = 9'd100;//1us的计数值为 50 * Tclk（10ns） //Interrnal wire/reg declarations reg [5:00] cnt ; //Counter wire add_cnt ; //Counter Enable wire end_cnt ; //Counter Reset //Logic Description always @(posedge Clk or negedge Rst_n)begin if(!Rst_n)begin cnt <= 'd0; end else if(add_cnt)begin if(end_cnt)begin cnt <= 'd0; end else begin cnt <= cnt + 1'b1; end end else begin cnt <= cnt; end end assign add_cnt = 1'b1; assign end_cnt = add_cnt && cnt >= CNT_MAX - 9'd1; assign clk_us = end_cnt; endmodule

这是一个Verilog HDL的模块，实现了一个时钟分频器的功能。输入是一个系统时钟 Clk，输出是一个按照一定比例分频后的时钟 clk_us，其周期为 1us。

具体实现细节如下：

1. 声明了一个常量 CNT_MAX，它的值是 100，表示计数器的最大值为 100。
2. 声明了三个信号：cnt（计数器）、add_cnt（计数器使能）、end_cnt（计数器重置使能）。
3. 在 always 块中，根据 Clk 的上升沿或 Rst_n 的下降沿，更新计数器的值。
4. 计数器的值会在每个时钟周期加 1，直到达到最大值 CNT_MAX。
5. 一旦计数器达到最大值，end_cnt 信号会被置为 1，计数器会被重置为 0。
6. 最后，根据 end_cnt 信号的状态，将 clk_us 信号置为 1 或 0，实现时钟分频的功能。

如果您需要重写这段代码，可以根据需求修改计数器的最大值 CNT_MAX，以实现不同的分频比例。也可以根据需要修改计数器的启动和重置条件，以实现更加灵活的时钟分频器。