用verilog实现秒计时器，板上默认的时钟为100MHz，接口定义为module Timer ( input clk, /* 100MHz / input rst, input en, output [3:0] one, output [3:0] ten, output co ); Divider div( .clk_in(clk), / 100MHz / .rst(rst), .clk_o(...) / 1HZ */ ); Counter_99 cnt(...); endmodule

下面是用Verilog实现秒计时器的代码：

module Timer (
    input clk, // 100MHz
    input rst,
    input en,
    output [3:0] one,
    output [3:0] ten,
    output co
);

    // Counter_99模块用于计算秒数的个位和十位
    Counter_99 cnt(
        .clk(clk),
        .rst(rst),
        .en(en),
        .one(one),
        .ten(ten),
        .co(co)
    );

    // Divider模块用于将100MHz时钟分频为1Hz时钟
    Divider div(
        .clk_in(clk),
        .rst(rst),
        .clk_o(co)
    );

endmodule

module Counter_99 (
    input clk,
    input rst,
    input en,
    output reg [3:0] one,
    output reg [3:0] ten,
    output reg co // 进位信号
);

    always @(posedge clk or posedge rst) begin
        if (rst) begin
            one <= 4'b0000;
            ten <= 4'b0000;
            co <= 1'b0;
        end
        else if (en) begin
            if (one == 4'b1001) begin
                one <= 4'b0000;
                ten <= ten + 4'b0001;
                if (ten == 4'b1010) begin
                    ten <= 4'b0000;
                    co <= 1'b1;
                end
            end
            else begin
                one <= one + 4'b0001;
            end
        end
    end

endmodule

module Divider (
    input clk_in,
    input rst,
    output reg co,
    output reg clk_o
);

    reg [31:0] count;

    always @(posedge clk_in or posedge rst) begin
        if (rst) begin
            count <= 32'h0000_0000;
            clk_o <= 1'b0;
            co <= 1'b0;
        end
        else begin
            count <= count + 32'h01;
            if (count == 32'h01_86_A0_00) begin // 100_000_000 / 100 = 1_000_000
                count <= 32'h0000_0000;
                clk_o <= ~clk_o;
                co <= 1'b0;
            end
        end
    end

endmodule

其中，Counter_99模块用于计算秒数的个位和十位，Divider模块用于将100MHz时钟分频为1Hz时钟。在Timer模块中，将这两个模块连接起来，实现秒计时器的功能。其中，en信号用于控制计时器的启停。