用verilog行为描述实现4位二进制计数器，接口定义module Counter_16 ( input clk, input rst, input en, output [3:0] out, output co ); /* ... */ reg [3:0] cnt; /* ... */ endmodule

module Counter_16 (
input clk,
input rst,
input en,
output [3:0] out,
output co
);

reg [3:0] cnt;

always @(posedge clk) begin
if (rst) begin
cnt <= 4'b0000;
end else if (en) begin
cnt <= cnt + 1;
end
end

assign out = cnt;
assign co = (cnt == 4'b1111);

endmodule

上述代码描述了一个带有时钟、复位和使能输入的4位二进制计数器。计数器的输出（out）为4位，co为进位输出，当计数器计数到15时为1，否则为0。计数器在时钟上升沿计数，如果rst为1，则计数器被复位。如果en为1，则计数器计数。