编写一段将100MHz时钟分频为25MHz时钟的HDL代码

下面是一种可能的VHDL代码实现：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity clock_divider is
    port (
        clk_in : in std_logic;
        rst : in std_logic;
        clk_out : out std_logic
    );
end entity clock_divider;

architecture rtl of clock_divider is
    signal counter : unsigned(25 downto 0) := (others => '0');
begin
    process (clk_in, rst)
    begin
        if rst = '1' then
            counter <= (others => '0');
            clk_out <= '0';
        elsif rising_edge(clk_in) then
            if counter = 24 then
                counter <= (others => '0');
                clk_out <= not clk_out;
            else
                counter <= counter + 1;
            end if;
        end if;
    end process;
end architecture rtl;

该代码使用一个计数器来实现25MHz时钟的分频。计数器的值从0开始，每当计数器达到24时，即经过25个时钟周期后，输出时钟反转一次，计数器归零重新开始计数。这样就可以实现将100MHz时钟分频为25MHz时钟。

需要注意的是，该代码中的时钟输入必须是一个精确的100MHz时钟，否则可能会导致输出时钟频率不准确。同时，该代码也需要进行仿真和验证，确保其在各种情况下都能正确地工作。