100MHz主时钟（P17）复位信号(R11）高电平有效经过分频器得到10MHz脉冲信号和kHz脉冲信号 请用基于Vivado的FPGA开发流程写出源程序代码和测试程序代码

在Vivado FPGA开发流程中，处理复位信号和时钟分频通常涉及到硬件描述语言(HDL)如Verilog或VHDL，以及Xilinx的IP Core或者自定义设计。以下是简化的示例代码：

**Verilog源代码 (假设使用的是同步时序逻辑)**

module clock_divider (
    input wire clk_p17_100MHz,     // 100MHz 主时钟输入
    input wire rst_n_r11,         // RST_N信号, 高电平有效
    output reg [9:0] clk_10MHz,   // 10MHz 脉冲输出
    output reg [9:0] clk_kHz       // kHz 脉冲输出
);

// 分频器模块（这里简化为简单的除法）
always @(posedge clk_p17_100MHz or negedge rst_n_r11) begin
    if (~rst_n_r11) begin
        clk_10MHz <= 0;
        clk_kHz <= 0;
    end else begin
        clk_10MHz <= clk_p17_100MHz / 10;  // 100MHz / 10 = 10MHz
        clk_kHz <= clk_p17_100MHz / 1000;  // 100MHz / 1000 = kHz
    end
end

endmodule

**测试VHDL代码**

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity clock_divider is
    Port (
        clk_p17_100MHz : in std_logic;      -- 100MHz 主时钟输入
        rst_n_r11      : in std_logic;      -- RST_N信号, 高电平有效
        clk_10MHz      : out std_logic_vector(9 downto 0);  -- 10MHz 输出
        clk_kHz        : out std_logic_vector(9 downto 0)     -- kHz 输出
    );
end clock_divider;

architecture Behavioral of clock_divider is
begin
    process(clk_p17_100MHz, rst_n_r11)
    begin
        when clk_p17_100MHz'event and rising_edge =>
            if rst_n_r11 = '0' then
                clk_10MHz <= (others => '0');
                clk_kHz <= (others => '0');
            else
                clk_10MHz <= clk_p17_100MHz / 10;
                clk_kHz <= clk_p17_100MHz / 1000;
            end if;
    end process;
end Behavioral;

请注意，实际应用中可能需要根据具体的硬件需求调整分频系数，并且可能涉及更复杂的时序逻辑设计。