时钟信号为100MHz，希望做出一个0.4s延时的流水灯，用Veriloghdl语言实现

在Verilog HDL语言中实现一个100MHz时钟信号下，0.4秒（即400ns）延时的流水灯，通常会用到计数器（counter）和异步置位触发器（asynchronous set-reset flip-flop）。下面是一个简单的示例：

module delaycir(
    input wire clk,
    input wire rst,   // 异步复位信号
    output reg [7:0] led    // 流水灯显示，假设8位LED
);

reg [3:0] counter;  // 使用4位计数器

always @(posedge clk or posedge rst) begin
    if (rst) begin
        counter <= 0;
        led <= 8'b0;  // 将所有LED初始化为关闭状态
    end else if (clk'event and clk == 1'b1) begin
        counter <= counter + 1;  // 每个时钟周期加一
        if (counter == 32'd400) begin  // 当计数值达到400时，表示已过去0.4秒
            counter <= 0;      // 重置计数器
            led <= led + 1;     // 更新LED状态，每个LED轮流点亮
        end
    end
end

endmodule

在这个模块中，我们使用了一个4位的二进制计数器，每经过400个时钟周期（因为时钟频率是100MHz，所以每个时钟周期是1ns，400ns等于4个时钟周期），流水灯的下一个LED就会亮起。注意，这只是一个基础实现，实际应用中可能需要考虑更多的细节，比如LED灯数组的同步、边界条件处理等。