MATLAB R2019 分计时模块与VerilogHDL设计的多功能数字钟

本篇实验报告详细介绍了在MATLAB R2019版本的全局优化工具箱背景下，使用Verilog HDL语言设计的一种多功能数字钟。该数字钟具有多种功能，包括计时（时、分、秒的切换）、清零、校时、闹钟设置以及秒表计时。设计的关键模块有： 1. 分频器模块：该模块将FPGA内部提供的约100MHz时钟信号转换为190Hz的信号，用于驱动数码管的扫描显示。设计中包含三个子模块，分别负责产生1秒、1毫秒的标准时钟信号。 2. 计时模块： - 秒计时模块：负责对1秒信号进行计时，当reset键为低电平时采用十进制计时方式，通过取余数和除数操作得到时、分、秒的高位和低位。 - 分计时模块：在特定条件下，如清零键低电平且非闹钟调节模式，可以校准分钟；否则执行常规计时，原理与秒计时模块类似。 - 时计时模块：功能与分计时模块相同。 3. 数码管显示模块：负责将计时结果以数字形式显示在数码管上。 4. 闹钟调时模块：当闹钟调时按键被按下，系统进入闹钟设置模式，允许用户调整时间和闹钟触发时间。 5. 闹钟模块：当闹钟开启，会按照预设时间定时响起，直至被手动停止。 整个设计流程通过Vivado 2016.3进行综合实现，将逻辑设计转化为硬件可执行的形式，并最终应用于实际的数字钟设备中，展示了软件工程（移动信息工程）专业学生在FPGA开发中的实践能力。设计的关键技术包括Verilog HDL语言的运用、FPGA逻辑设计和Vivado工具的集成，这是一项结合了数字逻辑设计与软件编程的综合性项目。