verilog把100MHz的时钟降低为1MHz的时钟

在Verilog语言中，将高速时钟信号降至低速时钟通常通过分频器（Divider）实现。分频器是一种数字逻辑电路，它能够将输入频率除以某个整数因子得到输出频率。例如，如果你有一个100MHz的时钟信号，想要将其降低到1MHz，你需要设计一个100倍的分频器。

分频的基本原理是利用触发器（如D Flip-Flop）按照特定的时钟周期计数。当输入时钟到达100次时，输出才会翻转一次，达到1MHz的频率。这是一个简单的同步分频器结构。在Verilog模块中，你可以使用`posedge`或`negedge`描述时钟上升沿或下降沿，然后设置计数器的预设值（Divisor）为100。

module clock_divider (
    input wire clk_i,      // 100MHz 输入时钟
    output wire clk_o       // 1MHz 输出时钟
);
    reg [9:0] counter;   // 10位计数器，用于100倍分频

    always @(posedge clk_i) begin
        if (counter == 99) begin
            counter <= 0;  // 当计数满时重置计数器
            clk_o = ~clk_o;  // 输出时钟翻转
        } else {
            counter <= counter + 1;
        }
    end
endmodule