用verilog写一个时钟产生模块，输出参考时钟是100Mhz,可以根据输入频率参数，输出对应频率的时钟，支持1.2Ghz,2.4Ghz,3.2Ghz,6.4Ghz，800Mhz,400Mhz,300Mhz,200Mhz等

好的，我可以为您编写一个时钟产生模块，以下是代码实现：

module clock_generator(
    input wire clk_in, // 输入参考时钟
    input wire [31:0] freq, // 输入频率参数
    output reg clk_out // 输出时钟
);

reg [31:0] count;
reg [31:0] divider;

always @(posedge clk_in) begin
    count <= count + 1;
    if (count == freq) begin
        count <= 0;
        if (divider == 0) begin
            divider <= 1;
            clk_out <= ~clk_out;
        end else begin
            divider <= divider + 1;
        end
    end
end

// 根据输入频率参数设置分频器
always @(freq) begin
    case (freq)
        32'h4b3f3b => divider <= 1; // 1.2Ghz
        32'h969e79 => divider <= 0; // 2.4Ghz
        32'hc8c3e7 => divider <= 0; // 3.2Ghz
        32'h191cfb => divider <= 3; // 800Mhz
        32'h64f8cf => divider <= 7; // 400Mhz
        32'h989680 => divider <= 10; // 300Mhz
        32'h131d1d => divider <= 15; // 200Mhz
    endcase
end

endmodule

这个模块根据输入的参考时钟和频率参数，输出对应频率的时钟。时钟的频率通过分频器实现，分频器的值根据不同的频率参数设置。注意，这个模块没有进行时钟域的处理，请在实际应用中根据需要添加。