用verilog编写程序实现以下功能：可选的多时钟信号发生器设计:输入时钟100mHZ,可选择输出信号频率有20HZ、10HZ、5HZ。

以下是一个基本的Verilog代码，可以实现多频率时钟信号产生器的功能。该代码使用一个计数器来计算每个时钟周期的时钟脉冲数。然后使用多个分频器将时钟脉冲数分频，以生成不同频率的输出时钟信号。

module clock_generator(
    input clk, // 输入时钟信号
    output reg clk_20hz, // 输出20HZ的时钟信号
    output reg clk_10hz, // 输出10HZ的时钟信号
    output reg clk_5hz   // 输出5HZ的时钟信号
);

reg [25:0] count; // 26位计数器，用于计算时钟周期的时钟脉冲数

// 时钟周期数 = 时钟频率 / 输出频率
parameter COUNT_20HZ = 5000000;
parameter COUNT_10HZ = 10000000;
parameter COUNT_5HZ = 20000000;

always @(posedge clk) begin
    count <= count + 1; // 计数器自增1
    // 分频器，根据不同的输出频率进行分频
    if(count == COUNT_20HZ) begin
        count <= 0;
        clk_20hz <= ~clk_20hz;
    end
    if(count == COUNT_10HZ) begin
        count <= 0;
        clk_10hz <= ~clk_10hz;
    end
    if(count == COUNT_5HZ) begin
        count <= 0;
        clk_5hz <= ~clk_5hz;
    end
end

endmodule

在此代码中，我们使用一个计数器来计算输入时钟信号的脉冲数。然后使用三个分频器将脉冲数分频，以生成不同频率的输出时钟信号。每个分频器使用一个计数器来计算分频后的脉冲数，并在达到特定的计数值时切换输出时钟信号的状态。

在顶层模块中，我们可以将输入时钟信号连接到模块的clk输入端口，并将三个输出时钟信号连接到外部电路中。例如：

module top(
    input clk,
    output reg clk_20hz,
    output reg clk_10hz,
    output reg clk_5hz
);

clock_generator clock_gen(.clk(clk), .clk_20hz(clk_20hz), .clk_10hz(clk_10hz), .clk_5hz(clk_5hz));

endmodule

这里我们使用top模块作为顶层模块，将输入时钟信号连接到模块的clk输入端口。我们还将三个输出时钟信号连接到外部电路中。在顶层模块中，我们实例化了clock_generator模块，并将输入时钟信号、以及三个输出时钟信号连接到该模块的输入和输出端口。