verilog代码生成100M时钟

要生成100MHz的时钟信号，你可以使用Verilog语言编写一个时钟发生器模块。下面是一个简单的例子：

module ClockGenerator(
  input wire clk_in,
  output wire clk_out
);

reg [15:0] counter;

always @(posedge clk_in) begin
  if (counter == 9999) begin
    counter <= 0;
    clk_out <= ~clk_out;
  end else begin
    counter <= counter + 1;
  end
end

endmodule

这个模块将输入的时钟信号 `clk_in` 作为参考，以相同的频率生成输出的时钟信号 `clk_out`。在每个上升沿时，计数器 `counter` 增加，当计数器达到9999时，将计数器复位为0，并将输出时钟信号取反。这样就实现了一个频率为100MHz的时钟发生器。

你可以将这个模块实例化到你的设计中，并将输入的时钟信号连接到 `clk_in`，将输出的时钟信号 `clk_out` 连接到你需要的地方。