verilog TB代码生成100M时钟

当需要生成100MHz的时钟信号时，可以使用以下Verilog测试台代码：

module tb;
  reg clk;
  
  always #5 clk = ~clk;

  initial begin
    clk = 0;
    #100; // 延迟100个时间单位，用于稳定时钟信号
    $finish; // 结束仿真
  end
endmodule

在上述代码中，我们定义了一个名为`tb`的模块，并声明了一个名为`clk`的寄存器。然后，在一个`always`块中，使用`#5`延迟周期的一半来切换时钟信号的值，从而生成50MHz的时钟信号。

在`initial`块中，我们先将时钟信号初始化为0，并延迟了100个时间单位，以确保时钟信号在开始时稳定。然后，使用`$finish`结束仿真。

请注意，根据仿真器的设置和计算机性能，测试台代码可能无法准确生成100MHz的时钟信号。因此，在实际应用中，可能需要使用外部硬件来生成精准的高频时钟信号。