计数器verilog测试代码

下面是一个简单的计数器Verilog测试代码示例：

module counter_tb;

  // Inputs
  reg clk;
  reg reset;

  // Outputs
  wire [3:0] count;

  // Instantiate the counter module
  counter counter_inst(.clk(clk), .reset(reset), .count(count));

  // Clock generation
  always #5 clk = ~clk;

  // Reset generation
  initial begin
    reset = 1;
    #10 reset = 0;
  end

  // Monitor count output
  always @(count) begin
    $display("Count = %d", count);
  end

endmodule

在这个测试代码中，我们实例化了一个计数器模块，并提供了一个时钟信号和一个复位信号。然后，在始终块中，我们使用#5延迟生成一个时钟信号，并在初始块中产生一个复位信号。最后，使用$display语句监视计数器输出。