设计一个带同步复位的4位2进制加法计数器 完成verilog代码并编写测试代码验证

设计一个带同步复位的4位2进制加法计数器，通常会使用D触发器或者移位寄存器来实现，并结合一个同步复位信号（一般命名为`reset`）来控制计数的起始和终止。下面是Verilog的基本结构：

module four_bit_counter (
    input wire clk,         // 主时钟
    input wire reset,        // 同步复位信号
    input wire [1:0] inc,   // 加法计数器输入（可以是二进制00或01）
    output reg [3:0] count  // 输出4位计数值
);

reg [3:0] current_state; // 当前状态寄存器

always @(posedge clk or posedge reset) begin
    if (reset) begin
        current_state <= 4'b0;       // 当复位时，计数器归零
    } else if (inc == 2'b00) begin
        current_state <= current_state + 1'b0;     // 保持不变
    end else if (inc == 2'b01) begin
        current_state <= current_state + 1'b1;     // 自增
    end else if (inc == 2'b10) begin
        current_state <= current_state + 4'b1000; // 跳转到下一个循环周期
    end
end

assign count = current_state;

endmodule

为了验证这个计数器，你可以编写以下测试模块（testbench）:

module counter_tb;
    // 实例化计数器模块
    four_bit_counter counter (
        .clk(clkgen),           // 使用模拟时钟源
        .reset(reset),
        .inc({incr, incr}),     // 通过变量 incr 控制输入
        .count(count_output)
    );

    // 模拟时钟源
    wire clkgen;
    initial clkgen = 0;
    always #5 clkgen = ~clkgen;

    // 变量用于设置计数输入
    logic [1:0] incr;
    integer i;

    // 测试用例
    initial begin
        $dumpfile("counter.vcd");
        $dumpvars(0, counter);
        
        // 清零并检查初始状态
        reset = 1;
        #10 reset = 0;
        $display("Count: %b", count);
        #10;
        
        // 正常计数
        incr = 2'b00;
        for (i = 0; i < 8; i = i+1) begin
            #1;
            incr = incr + 2'b01;
            $display("Incrementing by 1: Count = %b", count);
        end
        
        // 跳跃计数
        incr = 2'b10;
        for (i = 0; i < 2; i = i+1) begin
            #1;
            incr = incr + 2'b01;
            $display("Jumping to next cycle: Count = %b", count);
        end
        
        #10; // 结束模拟
    end

endmodule

运行此测试，你会看到计数器的行为：从0开始，每次加1，直到跳转到下一个周期。记得在仿真结束后查看VCD文件以确认计数器是否按预期工作。