verilog 计数器实现3~31计数 测试代码

Verilog是一种硬件描述语言，常用于设计数字电路和FPGA/ASIC的原型设计。在Verilog中，实现一个从3到31的递增计数器可以通过组合逻辑（Combinational Logic）结合触发器（如D Flip-Flop）来实现。这里是一个基本的示例，使用了一种称为“模M减法”（Modulo M Subtractor）的设计方法：

module counter_3_to_31(
    input wire clk,      // 时钟输入
    input wire reset,    // 重置信号
    output reg [5:0] count // 输出3位计数值
);

// 初始化计数器状态
reg [4:0] subtractor;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        subtractor <= 31'b0;   // 当reset为高时，计数器清零
        count <= 3'd0;
    } else if (clk上升沿) begin
        // 模31减法，每上升沿加1，超过31就从3开始计数
        subtractor <= subtractor + 1'b1 - count[0];  
        // 保持最高有效位不变，其余位更新
        count <= {count[1:0], subtractor[3:0]};
    end
end

endmodule

这个模块会在每次时钟上升沿（`posedge clk`）时进行一次计数，如果`reset`为高，则计数器归零。`count`是一个6位宽的寄存器，前3位表示当前计数值，后3位由`subtractor`维持。

测试代码（假定你已经有一个仿真环境）可能会这样写：

// 配置测试向量
test_vectors = [
    { "clk": 0, "reset": 1, "expected_count": 3 },
    { "clk": 1, "reset": 0, "expected_count": 4 }, // 第一次计数
    { "clk": 1, "reset": 0, "expected_count": 5 }, // 再次计数
    // ... 更多计数情况，直到31
];

for (int i = 0; i < test_vectors.size(); i++) {
    stimulus(clk, reset, test_vectors[i].expected_count);
    assert(count == test_vectors[i].expected_count, "Counter mismatch at step " << i);
}

在这里，你需要自定义`stimulus`函数来模拟时钟和重置信号，并验证计数器的输出是否匹配预期值。