Verilog 计数器实现3~31计数

Verilog是一种硬件描述语言(HDL)，用于设计和描述数字系统的逻辑结构。要实现从3到31的可预置复位计数器，你可以使用一种称为模M计数器的设计策略，其中M等于32（因为31+1=32）。你可以使用组合逻辑和寄存器来构建这样一个计数器。

首先，定义一个8位的二进制计数器模块`counter`，它包含一个当前值寄存器`count_reg`和一个预置输入`reset`：

module counter (
    input wire reset,
    input wire clk,   // 时钟输入
    output reg [7:0] count_out
);

// 定义状态机变量
reg [7:0] count_reg;
reg       count_en;   // 异步复位信号

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count_reg <= 3'b000; // 设置初始值为3(二进制)
        count_en <= 1'b1;   // 当reset高电平时置异步复位
    else if (!count_en) begin
        count_reg <= count_reg + 1'b1;   // 正常计数，加1
    end else begin
        count_reg <= 3'b000;   // 当count_en低电平时，恢复初始值
        count_en <= 1'b0;     // 等待下一个clk上升沿
    end
end

assign count_out = count_reg;  // 输出计数值

endmodule

在这个例子中，当`reset`为高电平（复位有效）时，计数器被复位回3。正常运行时，如果没有外部复位，计数器会递增直到达到31，然后从头开始计数。`count_en`信号控制了计数过程，在计数期间保持高电平，而复位期间变为低电平。