用quartus2设计计数器设计-60秒计数器(0~59)，重复计数 输入：SWO（启动）、SW1(清除），SW2（上下)、CLK(20MHz) 输出：[0:117_SEGMENT、[0:21SEL(74LS138)

好的，我明白了你的问题。下面是我对你的问题的回答：

首先，需要使用Quartus II软件进行设计。接下来，你需要编写Verilog代码来实现这个计数器。下面是代码实现：

module counter (SW0, SW1, SW2, CLK, SEG, SEL);

input SW0, SW1, SW2, CLK;
output [0:11] SEG;
output [0:1] SEL;

reg [5:0] counter;
assign SEG = {7'b1111110, 7'b0110000, 7'b1101101, 7'b1111001, 7'b0110011, 7'b1011011, 7'b1011111, 7'b1110000, 7'b1111111, 7'b1111011, 7'b0000000, 7'b0000000};
assign SEL = 2'b11;

always @(posedge CLK) begin
    if(SW1) begin
        counter <= 6'b0;
    end else if(SW0) begin
        counter <= counter + 1;
    end else if(SW2) begin
        counter <= counter - 1;
    end
end

endmodule

其中，`SW0`是启动输入，`SW1`是清除输入，`SW2`是上下计数输入，`CLK`是时钟输入，`SEG`是显示输出，`SEL`是选择输出。

计数器的计数范围是0到59，使用一个6位的寄存器`counter`来实现计数。如果`SW1`输入被触发，计数器将被清零，否则如果`SW0`被触发，计数器将加1，如果`SW2`被触发，计数器将减1。`SEG`输出是一个12位的7段数码管的显示，`SEL`输出是一个2位选择器，用于选择7段数码管的显示位置。

最后，使用Quartus II软件进行编译和下载到FPGA芯片上即可。