用Quartus软件和FPGA完成时序逻辑电路设计，要求计数器时钟脉冲周期：1秒

要求计数器时钟脉冲周期为1秒，即计数器每秒加1。在Quartus软件中，可以使用FPGA内部的时钟模块生成时钟脉冲信号，并将其连接到计数器模块的时钟输入端口。具体步骤如下：

1. 打开Quartus软件，创建一个新工程。

2. 在工程中添加计数器模块和时钟模块。

3. 在时钟模块中设置时钟频率为1Hz，即时钟信号的周期为1秒。

4. 将时钟模块的时钟信号连接到计数器模块的时钟输入端口。

5. 在计数器模块中设置计数器的初始值和计数范围，以满足实际需求。

6. 编译工程，生成可下载到FPGA芯片中的配置文件。

7. 将FPGA芯片连接到计算机，下载配置文件到FPGA芯片中。

8. 测试计数器模块是否正常工作，检查计数器的输出是否符合实际需求。

需要注意的是，时钟信号的稳定性和准确性对时序逻辑电路设计至关重要，应根据具体情况选择适当的时钟源和时钟分频器，以确保时钟信号的稳定性和准确性。