verilog同步复位的4位二进制加法计数器的测试代码

在Verilog中，创建一个同步复位的4位二进制加法计数器的测试代码通常会涉及到模块设计、实例化和测试bench。首先，我们需要定义计数器模块，它接受输入数据和同步信号，并有一个复位端。

// 定义计数器模块
module binary_counter (
    input wire clk,          // 时钟信号
    input wire rst,          // 复位信号
    input [3:0] data_in,     // 输入数据
    output reg [3:0] count   // 输出计数值
);

always @(posedge clk or posedge rst) begin
    if (rst)      // 当复位有效时清零计数器
        count <= 4'b0;
    else if (data_in == 4'b0001) // 如果输入数据是1，计数加1
        count <= count + 1;
end

endmodule

接下来，我们编写测试bench（test bench）文件来驱动这个计数器并检查其行为：

module test_binary_counter;

reg clk = 0;           // 初始化时钟为低电平
wire rst = 1;           // 初始复位为高电平
wire [3:0] count_out;  // 输出计数值的逻辑连接

binary_counter counter (
    .clk(clk),
    .rst(rst),
    .data_in(4'b0),       // 测试用的数据
    .count(count_out)
);

initial begin
    $dumpfile("counter.vcd");  // 打开波形文件用于仿真观察
    $dumpvars(0, counter);    // 显示开始时刻的变量状态

    forever #5 clk = ~clk;  // 模拟无限周期的时钟

    // 测试序列：复位 -> 数据输入为1 -> 数据输入为0 -> ... (3次)
    for (int i = 0; i < 4; i++) begin
        rst = 0;             // 发出复位信号
        #10 rst = 1;         // 等待复位有效
        data_in = 4'b0001;   // 设置输入数据
        #10;                 // 模拟时钟周期
        $display("Count: %b", count_out);  // 显示当前计数值
        data_in = 4'b0000;   // 下一次循环前设置数据为0
    end
    $finish;                // 结束仿真
end

endmodule

运行这个测试bench，你可以看到计数器如何从0开始递增并在每个数据输入变化后更新。请注意，这只是一个基本示例，实际的测试可能需要包括更多的边界条件和错误检查。