verilog四位二进制加法计数器

Verilog 四位二进制加法计数器可以通过以下代码实现：

module counter (
    input clk, // 时钟信号
    input rst, // 重置信号
    output reg [3:0] count // 输出计数器，4 位二进制
);

always @(posedge clk or posedge rst) begin
    if (rst) begin // 如果接收到重置信号
        count <= 4'b0; // 计数器清零
    end else begin // 否则
        count <= count + 1; // 计数器加 1
    end
end

endmodule

这个计数器模块有 2 个输入和 1 个输出。输入包括时钟信号 `clk` 和重置信号 `rst`，输出是一个 4 位二进制计数器 `count`。每当收到时钟的上升沿时，计数器会按照 1 的步长加 1，当收到重置信号时，计数器会清零。