四位二进制加法计数器verilog

四位二进制加法计数器是一种基本的数字逻辑电路，用于逐位递增从0到15（二进制表示）。在Verilog语言中，这种计数器通常基于触发器（如D Flip-Flop或JK Flip-Flop）设计，它会根据输入信号更新当前状态并生成下一个递增值。

在Verilog模块描述中，这样的计数器可能会像下面这样实现：

module four_bit_adder_counter (
    input wire clk,      // 时钟输入
    input wire reset,    // 复位信号
    input wire [3:0] din,  // 输入数据
    output reg [3:0] count  // 输出计数值
);
    reg [3:0] next_count;  // 计数器下一位状态

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            count <= 4'b0;   // 当reset为高电平时，清零计数器
        } else if (clk == 1'b1) begin
            next_count = count + din;  // 根据输入数据和当前计数相加
            if (next_count < 4'd16)  // 防止溢出
                count <= next_count;
            else
                count <= 4'b0;  // 溢出时归零
        end
    end
endmodule