4位二进制计数器测试代码

以下是一个简单的4位二进制计数器的测试代码，使用 Verilog HDL 编写：

module counter_tb;
    reg clk;
    wire [3:0] count;

    // Instantiate the counter module
    counter uut(.clk(clk), .count(count));

    // Clock generation
    always #5 clk = ~clk;

    // Display the count value
    always @(posedge clk) $display("Current count: %d", count);

    // Testbench initialization
    initial begin
        clk = 0;
        #10;

        // Test counter with clock pulses
        repeat(16) @(posedge clk);
        $finish;
    end
endmodule

该测试代码实例化了一个名为 `counter` 的计数器模块，并且通过一个 `clk` 时钟信号来控制计数。在测试代码的初始化部分，我们将 `clk` 信号初始化为 0，然后等待10个时间单位。接下来，我们通过重复16个时钟脉冲来对计数器进行测试。每当时钟上升沿到来时，我们通过 `$display` 语句来显示当前计数器的值。最后，我们使用 `$finish` 命令来终止仿真。