testbench生成50M时钟

可以使用以下代码来生成一个50MHz的时钟信号的测试台：

`timescale 1ns/1ns

module Testbench;
  
  reg clk;
  initial begin
    clk = 0;
    forever #10 clk = ~clk; // 此处的10表示10ns的周期，可以根据需要进行调整
  end

  always @(posedge clk) begin
    // 在每个时钟上升沿执行需要测试的操作
    // ...
  end

endmodule

这个测试台模块包含一个名为`clk`的寄存器，它将在每个时钟周期上升沿进行切换。你可以根据需要调整时钟周期的长度，这里设置为10ns。

在`always @(posedge clk)`块中，你可以添加需要测试的操作。这些操作将在每个时钟上升沿被执行。

请注意，这只是一个简单的示例代码，你可能需要根据你的具体需求进行修改。