verliog信号发生器

以下是一个Verilog语言编写的DDS信号发生器的例子，它可以实现波形变换（方波、正弦波、三角波、锯齿波）、频率变换、整幅变换等三大主要功能。

module dds(
    input clk, // 时钟信号
    input rst, // 复位信号
    input [31:0] freq, // 频率控制信号
    input [31:0] phase, // 相位控制信号
    input [31:0] amp, // 幅度控制信号
    output reg [31:0] sine // 正弦波输出信号
);

reg [31:0] phase_acc; // 相位累加器
reg [31:0] phase_inc; // 相位增量
reg [31:0] amp_adj; // 幅度调整值
reg [31:0] sine_table [0:1023]; // 正弦波查找表

// 初始化正弦波查找表
initial begin
    integer i;
    for (i = 0; i < 1024; i = i + 1) begin
        sine_table[i] = (2**31 - 1) * sin(2 * $pi * i / 1024);
    end
end

// 相位累加器和相位增量的计算
always @(posedge clk or posedge rst) begin
    if (rst) begin
        phase_acc <= 0;
        phase_inc <= 0;
    end else begin
        phase_acc <= phase_acc + phase_inc;
        phase_inc <= freq * (2**32) / 100000000; // 时钟频率为100MHz
    end
end

// 幅度调整值的计算
always @(posedge clk or posedge rst) begin
    if (rst) begin
        amp_adj <= 0;
    end else begin
        amp_adj <= amp + 1;
    end
end

// 正弦波输出信号的计算
always @(posedge clk or posedge rst) begin
    if (rst) begin
        sine <= 0;
    end else begin
        sine <= amp_adj * sine_table[phase_acc[31:22]];
    end
end

endmodule