verilog信号发生器

可以使用 Verilog 编写一个简单的信号发生器。以下是一个例子：

module signal_generator(
    input clk,
    input rst,
    output reg signal
);

reg [31:0] counter;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        counter <= 0;
        signal <= 0;
    end else begin
        counter <= counter + 1;
        if (counter == 100000000) begin
            counter <= 0;
            signal <= ~signal;
        end
    end
end

endmodule

这个信号发生器使用一个计数器来生成一个时钟周期为 200000000 的方波信号。当计数器达到 100000000 时，信号的值将翻转。