方波信号发生器verilog

下面是一个基本的方波信号发生器的 Verilog 代码示例：

module square_wave_generator(
  input clk,
  input rst,
  output reg square_wave
);

reg [31:0] cnt;

always @(posedge clk or negedge rst) begin
  if(!rst) begin
    cnt <= 0;
    square_wave <= 0;
  end else begin
    cnt <= cnt + 1;
    if (cnt >= 50000000) begin // 50 MHz / 2 = 25 MHz, 25 MHz / 50000000 = 0.5 Hz
      cnt <= 0;
      square_wave <= ~square_wave;
    end
  end
end

endmodule

这个方波信号发生器使用一个计数器来计算时钟周期数，并在计数器达到给定值时切换输出值以产生方波信号。在这个例子中，我们使用一个 50 MHz 的时钟，产生一个频率为 0.5 Hz 的方波信号。你可以根据需要更改计数器的值来产生其他频率的信号。

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#### 引用[.reference_title]
- *1* *2* *3* [verilog设计简易正弦波信号发生器_信号发生器入门手册-白皮书 （上）](https://blog.csdn.net/weixin_39756445/article/details/110441768)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v3^insert_chatgpt"}} ] [.reference_item]
[ .reference_list ]

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