Quartus设计并实现一个4选1多路数据选择器。使用wire语句设计程序，要求必须EN=‘1’时才能进行选择。

在Quartus中实现一个4选1多路数据选择器，你可以使用Verilog HDL语言来描述。首先，你需要定义输入的数据、选择信号以及使能信号。这里是一个简单的例子：

module 4to1_MUX (
    input wire [3:0] data_in,  // 四个输入数据
    input wire sel,            // 选择信号（0-3对应四个输入）
    input wire en,             // 使能信号，当EN=1时进行选择
    output wire data_out       // 输出数据
);

// 当en为1时，data_out连接到相应的data_in
always @(*) begin
    if (en) begin
        case (sel)
            0 : data_out = data_in[0];
            1 : data_out = data_in[1];
            2 : data_out = data_in[2];
            3 : data_out = data_in[3];
            default : data_out = 'Z'; // 非法选择时输出无效数据
        endcase
    end else
        data_out = 'Z';   // 如果EN=0，则输出无效
end

endmodule

在这个模块中，`sel`选择哪个输入信号作为输出，而`en`控制是否进行选择。当`en`为高电平（通常为1）时，程序会根据`sel`的值从四个`data_in`中选出一个输出到`data_out`。